M381L6423ETM-AA datasheet, PDF

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M381L6423ETM-AA: DescriptionDDR SDRAM Unbuffered Module; File Size379KB，22 Pages; ManufacturerSAMSUNG; Websitehttp://www.samsung.com/Products/Semiconductor/

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M381L6423ETM-AA Overview

DDR SDRAM Unbuffered Module

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256MB, 512MB Unbuffered DIMM

DDR SDRAM

DDR SDRAM Unbuffered Module

184pin Unbuffered Module based on 256Mb E-die

with 64/72-bit ECC/Non ECC

Revision 1.1

August. 2003

Rev. 1.1 August. 2003

256MB, 512MB Unbuffered DIMM

Revision History

Revision 1.0 (April, 2003)

- First release

Revision 1.1 (August, 2003)

- Corrected typo.

DDR SDRAM

Rev. 1.1 August. 2003

256MB, 512MB Unbuffered DIMM

184Pin Unbuffered DIMM based on 256Mb E-die (x8,)

Ordering Information

Part Number

M368L3223ETN-C(L)B3/AA/A2/B0

M381L3223ETM-C(L)B3/AA/A2/B0

M368L6423ETN-C(L)B3/AA/A2/B0

M381L6423ETM-C(L)B3/AA/A2/B0

Density

256MB

512MB

Organization

32M x 64

32M x 72

64M x 64

64M x 72

DDR SDRAM

Component Composition

32Mx8 (K4H560838E) * 8EA

32Mx8 (K4H560838E) * 9EA

32Mx8 (K4H560838E) * 16EA

32Mx8 (K4H560838E) * 18EA

Height

1,250mil

Operating Frequencies

B3(DDR333@CL=2.5)

Speed @CL2

Speed @CL2.5

CL-tRCD-tRP

133MHz

166MHz

2.5-3-3

AA(DDR266@CL=2)

133MHz

2-2-2

A2(DDR266@CL=2)

133MHz

2-3-3

B0(DDR266@CL=2.5)

100MHz

133MHz

2.5-3-3

Feature

• Power supply : Vdd: 2.5V

0.2V, Vddq: 2.5V

0.2V

• Double-data-rate architecture; two data transfers per clock cycle

• Bidirectional data strobe(DQS)

• Differential clock inputs(CK and CK)

• DLL aligns DQ and DQS transition with CK transition

• Programmable Read latency 2, 2.5 (clock)

• Programmable Burst length (2, 4, 8)

• Programmable Burst type (sequential & interleave)

• Edge aligned data output, center aligned data input

• Auto & Self refresh, 7.8us refresh interval(8K/64ms refresh)

• Serial presence detect with EEPROM

• PCB : Height 1,250 (mil), single (256MB), double (512MB) sided

SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.

Rev. 1.1 August. 2003

256MB, 512MB Unbuffered DIMM

Pin Configuration (Front side/back side)

Front

VREF

DQ0

VSS

DQ1

DQS0

DQ2

VDD

DQ3

VSS

DQ8

DQ9

DQS1

VDDQ

CK1

/CK1

VSS

DQ10

DQ11

CKE0

VDDQ

DQ16

DQ17

DQS2

VSS

DQ18

VDDQ

DQ19

Front

DQ24

VSS

DQ25

DQS3

VDD

DQ26

DQ27

VSS

CB0

CB1

VDD

DQS8

CB2

VSS

CB3

BA1

Front

VDDQ

/WE

DQ41

/CAS

VSS

DQS5

DQ42

DQ43

VDD

*/CS2

DQ48

DQ49

VSS

/CK2

CK2

VDDQ

DQS6

DQ50

DQ51

VSS

VDDID

DQ56

DQ57

VDD

DQS7

DQ58

DQ59

VSS

SDA

SCL

100

101

102

103

104

105

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

121

122

123

Back

VSS

DQ4

DQ5

VDDQ

DM0

DQ6

DQ7

VSS

VDDQ

DQ12

DQ13

DM1

VDD

DQ14

DQ15

CKE1

VDDQ

*BA2

DQ20

A12

VSS

DQ21

A11

DM2

VDD

DQ22

DQ23

124

125

126

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

145

146

147

148

149

150

151

152

153

Back

VSS

DQ28

DQ29

VDDQ

DM3

DQ30

VSS

DQ31

CB4

CB5

VDDQ

CK0

/CK0

VSS

DM8

A10

CB6

VDDQ

CB7

DDR SDRAM

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

169

170

171

172

173

174

175

176

177

178

179

180

181

182

183

184

Back

/RAS

DQ45

VDDQ

/CS0

/CS1

DM5

VSS

DQ46

DQ47

*/CS3

VDDQ

DQ52

DQ53

*A13

VDD

DM6

DQ54

DQ55

VDDQ

DQ60

DQ61

VSS

DM7

DQ62

DQ63

VDDQ

SA0

SA1

SA2

VDDSPD

KEY

DQ32

VDDQ

DQ33

DQS4

DQ34

VSS

BA0

DQ35

DQ40

KEY

VSS

DQ36

DQ37

VDD

DM4

DQ38

DQ39

VSS

DQ44

Note :

1. * : These pins are not used in this module.

2. Pins 44, 45, 47, 49, 51, 134, 135, 140, 142, 144 are used on x72(M381 ~ ) module, and are not used on x64(M368 ~ ) module.

3. Pins 111, 158 are NC for 1row modules [ M368(81)L3223ETN(M)] & used for 2row modules [M368(81)L6423ETN(M) ] .

Pin Description

Pin Name

A0 ~ A12

BA0 ~ BA1

DQ0 ~ DQ63

DQS0 ~ DQS8

CK0,CK0 ~ CK2, CK2

CKE0, CKE1(for double banks)

CS0, CS1(for double banks)

RAS

CAS

CB0 ~ CB7 (for x72 module)

Function

Address input (Multiplexed)

Bank Select Address

Data input/output

Data Strobe input/output

Clock input

Clock enable input

Chip select input

Row address strobe

Column address strobe

Write enable

Check bit(Data-in/data-out)

VDD

VDDQ

VSS

VREF

VDDSPD

SDA

SCL

SA0 ~ 2

Pin Name

DM0 ~ 7, 8(for ECC)

Data - in mask

Power supply (2.5V)

Power Supply for DQS(2.5V)

Ground

Power supply for reference

Serial EEPROM Power/Supply ( 2.3V to 3.6V )

Serial data I/O

Serial clock

Address in EEPROM

No connection

Function

Rev. 1.1 August. 2003

256MB, 512MB Unbuffered DIMM

DDR SDRAM

256MB, 32M x 64 Non ECC Module (M368L3223ETN)

(Populated as 1 bank of x8 DDR SDRAM Module)

Functional Block Diagram

CS0

DQS0

DM0

DM/

DQS

DQS4

DM4

DM/

DQS

Serial PD

SCL

SA0

SA1

SA2

SDA

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQS5

DM5

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DM/

DQS

DM/

DQS

DDSPD

DDQ

SPD

D0 - D7

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQS6

DM6

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

VREF

D0 - D7

D3/D0/D6

DM/

DQS

DM/

DQS

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

Cap/Cap/Cap

CK0/1/2

R=120

Ω

D4/D1/D7

Cap/Cap/Cap

D5/D2/Cap

Cap/Cap/Cap

CK0/1/2

Card

Edge

DM/

DQS

DM/

DQS

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

BA0 - BA1

A0 - A12

RAS

CAS

CKE0

BA0-BA1 : DDR SDRAMs D0 - D7

A0-A12 : DDR SDRAMs D0 - D7

RAS : DDR SDRAMs D0 - D7

CAS : DDR SDRAMs D0 - D7

CKE : DDR SDRAMs D0 - D7

WE : DDR SDRAMs D0 - D7

Clock

Input

*CK0/CK0

*CK1/CK1

*CK2/CK2

* Clock Wiring

DDR SDRAMs

3 DDR SDRAMs

2 DDR SDRAMs

Notes :

1. DQ-to-I/O wiring is shown as recommended

but may be changed.

2. DQ/DQS/DM/CKE/CS relationships must be

maintained as shown.

3. DQ, DQS, DM/DQS resistors: 22 Ohms + 5%.

4. BAx, Ax, RAS, CAS, WE resistors: 5.1 Ohms +

*Clock Net Wiring

Rev. 1.1 August. 2003

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Description	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module	DDR SDRAM Unbuffered Module

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