ZL50234
8 Channel Voice Echo Canceller
Data Sheet
Features
•
Independent multiple channels of echo
cancellation; from 8 channels of 64 ms to 4
channels of 128 ms with the ability to mix
channels at 128 ms or 64 ms in any combination
Independent Power Down mode for each group of
2 channels for power management
Fully compliant to ITU-T G.165, G.168 (2000) and
(2002) specifications
Passed AT&T voice quality testing for carrier
grade echo cancellers.
Compatible to ST-BUS and GCI interfaces with
2 Mbps serial PCM data
PCM coding,
µ/A-Law
ITU-T G.711 or sign
magnitude
Per channel Fax/Modem G.164 2100 Hz or G.165
2100 Hz phase reversal Tone Disable
Per channel echo canceller parameters control
Transparent data transfer and mute
Fast reconvergence on echo path changes
Fully programmable convergence speeds
Patented Advanced Non-Linear Processor with
high quality subjective performance
•
•
•
•
•
•
•
Ordering Information
ZL50234/QCC
ZL50234/GDC
ZL50234QCG1
100 Pin LQFP Trays
208 Ball PBGA Trays
100 Pin LQFP* Trays, Bake & Drypack
*Pb Free Matte Tin
-40°C to +85°C
March 2006
•
•
•
•
•
•
•
•
•
•
•
Protection against narrow band signal divergence
and instability in high echo environments
+9 dB to -12 dB level adjusters (3 dB steps) at all
signal ports
Offset nulling of all PCM channels
10 MHz or 20 MHz master clock operation
3.3 V I/O pads and 1.8 V Logic core operation with
5 V tolerant inputs
IEEE-1149.1 (JTAG) Test Access Port
ZL50232, ZL50233, ZL50234 and ZL50235 have
same pinouts in both LQFP and LBGA packages
Applications
•
•
•
Voice over IP network gateways
Voice over ATM, Frame Relay
T1/E1/J1 multichannel echo cancellation
V
DD1 (3.3 V)
V
SS
V
DD2 (1.8 V)
ODE
Rin
Sin
Serial
to
Parallel
Echo Canceller Pool
Group 0
ECA/ECB
Parallel
to
Serial
Rout
Sout
Fsel
MCLK
PLL
Group 1
ECA/ECB
Group 2
ECA/ECB
Group 3
ECA/ECB
Note:
Refer to Figure 4
for Echo Canceller
block diagram
C4i
F0i
Timing
Unit
RESET
Microprocessor Interface
Test Port
DS CS R/W A10-A0 DTA
D7-D0
IRQ TMS TDI TDO TCK TRST
Figure 1 - ZL50234 Device Overview
1
Zarlink Semiconductor Inc.
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.
Copyright 2003-2006, Zarlink Semiconductor Inc. All Rights Reserved.
ZL50234
•
•
•
Wireless base stations
Echo Canceller pools
DCME, satellite and multiplexer system
Data Sheet
Description
The ZL50234 Voice Echo Canceller implements a cost effective solution for telephony voice-band echo cancellation
conforming to ITU-T G.168 requirements. The ZL50234 architecture contains four groups of two echo cancellers
(ECA and ECB) which can be configured to provide 2 channels of 64 milliseconds or 1 channel of 128 milliseconds
echo cancellation. This provides 8 channels of 64 milliseconds to 4 channels of 128 milliseconds echo cancellation
or any combination of the two configurations. The ZL50234 supports ITU-T G.165 and G.164 tone disable
requirements.
PLLVSS1
PLLVSS2
PLLVDD
VDD1
VDD2
Mclk
NC
IC0
IC0
IC0
IC0
IC0
VDD1
77
VSS
fsel
NC
NC
NC
NC
NC
VSS
NC
NC
NC
78
TMS
TDI
TDO
TCK
VSS
TRSTB
IC0
RESETB
IRQB
DS
CS
R/W
DTA
NC
76
100
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
99
98
97
96
95
94
93
(100 pin LQFP)
92
ZL50234/QC
91
90
89
88
87
86
85
84
83
82
81
80
79
NC
NC
NC
IC0
IC0
IC0
VSS
IC0
IC0
IC0
IC0
VDD2
C4ib
Foib
Rin
Sin
Rout
Sout
ODE
VSS
NC
NC
NC
NC
NC
75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52
VDD2
D0
D1
D2
VSS
D3
D4
D5
D6
D7
NC
NC
V
DD1
= 3.3 V
V
DD2
= 1.8 V
51
30
31
50
IC0
VSS
NC
VDD1
VDD2
A10
NC
VDD1
VSS
IC0
NC
NC
NC
A6
Figure 2 - 100 Pin LQFP
2
Zarlink Semiconductor Inc.
NC
NC
A0
A1
A2
A3
A4
A5
A7
A8
A9
26
27
28
29
32
33
34
35
36
37
38
39
41
40
42
43
45
44
46
47
48
49
ZL50234
1
A
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Data Sheet
16
V
SS
IC0
IC0
IC0
V
SS
IC0
V
SS
IC0
V
SS
V
DD1
V
SS
V
DD1
V
SS
V
DD1
c4i
V
DD1
V
DD1
V
SS
V
SS
V
DD1
V
SS
V
DD1
V
DD1
IC0
V
SS
V
DD2
V
DD2
V
SS
Rin
V
SS
V
DD1
Sout
V
SS
V
DD1
V
SS
V
DD1
Rout
V
SS
V
DD1
IC0
V
DD1
V
DD1
V
SS
V
SS
Sin
V
SS
V
DD1
IC0
V
SS
V
SS
V
SS
V
SS
ODE
V
SS
V
SS
V
DD1
NC
V
SS
V
SS
V
DD1
V
SS
V
DD1
V
DD2
V
SS
V
SS
V
SS
V
SS
V
SS
A10
B
F0i
V
SS
V
DD1
C
NC
D
NC
IC0
NC
IC0
IC0
E
NC
IC0
NC
A9
A8
F
NC
ZL50234/GD
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
DD2
V
SS
V
DD1
G
NC
MCLK
Fsel
NC
NC
A7
H
NC
V
SS
V
DD1
V
SS
A6
J
NC
IC0
V
DD2
V
DD2
NC
A5
K
NC
IC0 PLLVSS PLLVDD
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A4
L
NC
NC
V
SS
V
DD1
V
SS
V
SS
V
SS
V
DD1
V
SS
V
DD1
V
SS
V
SS
R/W
V
DD1
V
DD1
V
DD1
V
DD1
V
SS
V
SS
DTA
V
SS
V
DD1
V
DD1
V
DD1
V
SS
V
SS
IRQ
V
DD1
V
DD1
V
DD1
V
SS
V
SS
V
SS
DS
V
DD2
V
DD2
V
DD1
V
DD1
V
DD1
V
SS
V
SS
V
SS
CS
V
DD1
V
SS
V
DD1
V
SS
V
SS
V
SS
NC
V
SS
V
DD1
V
DD1
V
SS
A3
M
TDI
TDO
TMS
TRST
V
SS
V
SS
D0
A2
A1
A0
V
SS
V
SS
N
TCK
P
R
T
IC0
V
SS
RESET
VDD1
V
SS
D1
D2
D3
D4
D5
D6
D7
1
- A1 corner is identified by metallized markings.
Figure 3 - 208 Ball LBGA
3
Zarlink Semiconductor Inc.
ZL50234
Table of Contents
Data Sheet
1.0 Change Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.0 Device Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.1 Adaptive Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.2 Double-Talk Detector. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.3 Path Change Detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.4 Non-Linear Processor (NLP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.5 Disable Tone Detector. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.6 Instability Detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.7 Narrow Band Signal Detector (NBSD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.8 Offset Null Filter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.9 Adjustable Level Pads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.10 ITU-T G.168 Compliance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.0 Device Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1 Normal Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.2 Back-to-Back Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.3 Extended Delay Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
4.0 Echo Canceller Functional States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
4.1 Mute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
4.2 Bypass. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
4.3 Disable Adaptation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
4.4 Enable Adaptation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
5.0 ZL50234 Throughput Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
6.0 Serial PCM I/O channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
6.1 Serial Data Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
7.0 Memory Mapped Control and Status registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
7.1 Normal Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
7.2 Extended Delay Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
7.3 Back-to-Back Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
7.4 Power Up Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
7.5 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
7.6 Call Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
7.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
8.0 JTAG Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
8.1 Test Access Port (TAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
8.2 Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
8.3 Test Data Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
9.0 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
4
Zarlink Semiconductor Inc.
ZL50234
List of Figures
Data Sheet
Figure 1 - ZL50234 Device Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Figure 2 - 100 Pin LQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
Figure 3 - 208 Ball LBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Figure 4 - Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Figure 5 - Disable Tone Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Figure 6 - Normal Device Configuration (64 ms) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Figure 7 - Back-to-Back Device Configuration (64 ms) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 8 - Extended Delay Configuration (128 ms) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 9 - ST-BUS and GCI Interface Channel Assignment for 2 Mbps Data Streams . . . . . . . . . . . . . . . . . . . . . 18
Figure 10 - Memory Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 11 - Power Up Sequence Flow Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 12 - The MU Profile. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 13 - ST-BUS Timing at 2.048 Mbps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 14 - GCI Interface Timing at 2.048 Mbps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 15 - Output Driver Enable (ODE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 16 - Master Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 17 - Motorola Non-Multiplexed Bus Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
5
Zarlink Semiconductor Inc.
京公网安备 11010802033920号
EEWORLD
