M36L0Rx0x0UL3
128- or 256-Mbit (mux I/O, multiple bank, multilevel, burst) flash
memory, and 32- or 64-Mbit PSRAM, 1.8 V supply MCP
Target Specification
Features
■
Multichip package
– 1 die of 128 Mbits (8 Mbits x16) or 256
Mbits (16 Mbits x16), mux I/O multiple
bank, multilevel, burst flash memory
– 1 die of 32 or 64 Mbits mux I/O, burst
PSRAM
Supply voltage
– V
DDF
= V
DDP
= V
DDQF
= 1.7 to 1.95 V
– V
PPF
= 9 V for fast program
Electronic signature
– Manufacturer code: 20h
– Device codes (top flash configuration):
M36L0R7050U3/M36L0R7060U3: 882Eh
M36L0R8050U3/M36L0R8060U3: 881Ch
– Device codes (bottom flash configuration)
M36L0R7050L3/M36L0R7060L3: 882Fh
M36L0R8050L3/M36L0R8060L3: 881Dh
Synchronous/asynchronous read
– Synchronous burst read mode: 66 MHz
– Random access: 70 ns
Programming time
– 2.5 µs typical word program time using
buffer enhanced factory program command
Memory organization
– Multiple bank memory array: 8-Mbit banks
– Parameter blocks (top or bottom location)
Dual operations
– Program/erase in one bank, read in others
Block locking
– All blocks locked at power-up
– Any combination of blocks can be locked
with zero latency
– WP
F
for block lock-down
– Absolute write protection with V
PPF
= V
SS
■
■
FBGA
TFBGA56 (ZS)
8 x 6 mm
TFBGA88 (ZAM)
8 x 10 mm
■
■
Security
– 64-bit unique device number
– 2112-bit user programmable OTP cells
Common flash interface (CFI)
100,000 program/erase cycles per block
Access time: 70 ns
Synchronous modes:
– Synchronous write: continuous burst
– Synchronous read: continuous burst or
fixed length: 4, 8 or 16 words for 32-Mbit
devices; 4, 8, 16 or 32 words for 64-Mbit
devices
– Maximum clock frequency: 83 MHz
Low-power features
– Partial array self-refresh (PASR)
– Deep power-down (DPD) mode
– Automatic temperature-compensated self-
refresh
Device summary
M36L0Rx0xoUL3
■
■
PSRAM
■
■
Flash memory
■
■
■
■
■
Table 1.
M36L0R7050U3
M36L0R7060U3
M36L0R8050U3
M36L0R8060U3
M36L0R7050L3
M36L0R7060L3
M36L0R8050L3
M36L0R8060L3
March 2008
Rev 2
1/29
www.numonyx.com
1
This is preliminary information on a new product foreseen to be developed. Details are subject to change without notice.
M36L0Rx0x0UL3
1
2
2.1
Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Signals common to both packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.1.1
2.1.2
2.1.3
2.1.4
2.1.5
2.1.6
2.1.7
2.1.8
2.1.9
2.1.10
2.1.11
2.1.12
2.1.13
2.1.14
2.1.15
Address inputs (ADQ0-ADQ15 and A16-A23) . . . . . . . . . . . . . . . . . . . . 11
Data inputs/outputs (ADQ0-ADQ15) . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Latch Enable (L) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Clock (K) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Wait (WAIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Flash memory Chip Enable (E
F
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Flash memory Write Protect (WP
F
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Flash memory Reset (RP
F
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
PSRAM Chip Enable (E
P
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
PSRAM Upper Byte Enable (UB
P
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
PSRAM Lower Byte Enable (LB
P
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
PSRAM Configuration Register Enable (CR
P
) . . . . . . . . . . . . . . . . . . . . 13
V
PPF
flash memory program supply voltage . . . . . . . . . . . . . . . . . . . . . 13
V
SS
ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
V
SSQ
ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Deep power-down (DPD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Output Enable (G) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Write Enable (W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
V
DD
supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
V
DDQ
supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Flash memory Output Enable (G
F
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Flash memory Write Enable (W
F
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
PSRAM Output Enable (G
P
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
PSRAM Write Enable (W
P
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
V
DDF
flash memory supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
V
CCP
PSRAM supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.2
Signals only in TFBGA56 package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2.1
2.2.2
2.2.3
2.2.4
2.2.5
2.3
Signals only in TFBGA88 package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3.1
2.3.2
2.3.3
2.3.4
2.3.5
2.3.6
3
4
Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2/29
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5
6
7
8
DC and AC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Package mechanical . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Part numbering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3/29
M36L0Rx0x0UL3
Table 1.
Table 2.
Table 3.
Table 4.
Table 5.
Table 6.
Table 7.
Table 8.
Table 9.
Table 10.
Table 11.
Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Signal names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
TFBGA56 package operating modes - standard asynchronous operation . . . . . . . . . . . . . 18
TFBGA88 package operating modes - standard asynchronous operation . . . . . . . . . . . . . 19
Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Operating and AC measurement conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Device capacitance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Stacked TFBGA56 8 x 6 mm - 8 x 6 active ball array, 0.50 mm pitch,
package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
TFBGA88 8 x 10 mm - 8 x 10 active ball array, 0.8 mm pitch, package mechanical data . 26
Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
4/29
M36L0Rx0x0UL3
Figure 1.
Figure 2.
Figure 3.
Figure 4.
Figure 5.
Figure 6.
Figure 7.
Figure 8.
Figure 9.
Figure 10.
Logic diagram - TFBGA56 package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Logic diagram - TFBGA88 package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
TFBGA56 package connections (top view through package). . . . . . . . . . . . . . . . . . . . . . . . 9
TFBGA88 package connections (top view through package). . . . . . . . . . . . . . . . . . . . . . . 10
Functional block diagram - TFBGA56 package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Functional block diagram - TFBGA88 package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
AC measurement I/O waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
AC measurement load circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
TFBGA56 8 x 6 mm, 8 x 6 ball array - 0.50 mm pitch, package outline . . . . . . . . . . . . . . . 23
Stacked TFBGA88 8 x 10 mm, 8 x 10 active ball array - 0.8 mm pitch, package outline . . 25
5/29
PCB Design
京公网安备 11010802033920号
EEWORLD
