ＺＥＮ２０２４Ｆ
プログラマブル・ユニバーサル・カウンタ
■ 概
要
ZEN2024F
は24ビット×2チャンネルのプログラマブル・ユニバーサル・カウンタLSIです。ロータリーエン
コーダ、リニアスケール等から出力される2相パルス信号やアップダウン・パルス信号のカウントが可½です。
汎用型カウンタ
ZEN2011P
のカウンタ応答速度を33Mcps(Max)と約4倍に高速化し、さらに2チャンネル化して
います。各チャンネルは
ZEN2011P
の機½を完全に独立してもっており、
ZEN2011P
と 機½及び½フトウエア上
の互換性を有しています。 したがって、
ZEN2011P
の½フトウェア資産を継承しつつ、高速化・省スペース化
に対応する事ができます。
１．特徴
○24ビット½バイナリ½アップダウン½カウンタ [×2ch]
○カウンタ応答速度 33Mcps Max （クロック f
０
=33MHz Max,デューティ50% 動½時）
○カウント・パルス入力周波数
・2相パルス信号入力モード時
：DC∼ 8.25MHz Max (f
０
×1/4以内)
・アップダウン・パルス信号入力モード時 ：DC∼16.50MHz Max (f
０
×1/2以内)
○2相パルス入力½相弁別回路内蔵
○異常入力検出機½（2相パルス信号入力モード時）
○カウンタ動½モード切替可½
・逓倍切換 1/2/4倍（2相パルス信号入力時）
・カウント方向切換
・カウンタ・クリア制御 同期／非同期クリア
○24ビットの比較レジスタ値とカウンタ値の一致検出機½
○コマンドモード切替可½
・モード0
½1組の比較レジスタ、コンパレータ
½ロードコマンド
½ラッチコマンド
½クリア回数設定
端子配½図(Top View)
・モード1
½モード0のすべての½令セット
½2組の比較レジスタ、コンパレータ
½2組のコンパレータのOR出力設定
45
31
½各種要因の割り込み出力設定
46
30
○カウンタ値の一括24ビットデータラッチ機½
○カウンタへの一括24ビットデータロード機½
○チップ内部ステータス読み出し可½
○8ビット双方向データバス
○CMOSプロセス採用による½消費電力
○+5V 単一電源
○QFP60PIN
○
ZEN2011P
½フトウェア互換
○
ZEN2011P
機½互換
Vss
A/UP0
B/DN0
Z/CLR0
A/UP1
B/DN1
Z/CLR1
Vdd
EXTB0
EXTA0
N.C.
EXTB1
EXTA1
Vss
N.C.
N.C.
UD/AB1
UD/AB0
Vdd
RESET
Vss
CLK
Vss
N.C.
DIR1
LT1
LD1
DIR0
LT0
LD0
Vss
SEL12
SEL11
SEL10
SEL02
SEL01
SEL00
Vdd
CHS
C/D
CE
WR
RD
Vss
TESTAC
ZEN2024F
60
1
N.C.
Vss
D0
D1
D2
D3
Vdd
Vss
D4
D5
D6
D7
Vdd
TEST0
TEST1
16
15
(
Z2024J99
)
ZENIC INC.
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ＺＥＮ２０２４Ｆ
２．ブロック図
CHS
CE
C/D
WR
RD
LT0
LD0
チャンネル0
CPU
I/F
CE
C/D
WR
RD
LT
LD
パラメータ
コマンド
デコーダ
&
レジスタ
rd
wr
lt
ld
ステータス
レジスタ
(8ビット)
比較
レジスタ-A
(24ビット)
比較
レジスタ-B
(24ビット)
モード0,1
ファンクション
コントロール
EXTA
EXTB
EXTA0
EXTB0
コンパレータ-A
(24ビット)
コンパレータ-B
SEL0[2:0]
UD/AB0
DIR0
A/UP0
B/DN0
Z/CLR0
D[7:0]
SEL[2:0]
UD/AB
DIR
A/UP
B/DN
Z/CLR
D[7:0]
(24ビット)
読出
しレジスタ
(24ビット)
½相
弁別
cnt
clr
ai
アップダウン
カウンタ
(24ビット)
プリロード½レジスタ
(24ビット)
cnt0
チャンネル1
CE
C/D
WR
RD
LT1
LD1
SEL1[2:0]
LT
LD
パラメータ
ステータス
レジスタ
(8ビット)
比較
レジスタ-A
(24ビット)
比較
レジスタ-B
モード0,1
ファンクション
コントロール
コマンド
デコーダ
&
レジスタ
rd
wr
lt
ld
EXTA
EXTB
EXTA1
EXTB1
コンパレータ-A
(24ビット)
コンパレータ-B
SEL[2:0]
UD/AB
DIR
A/UP
B/DN
Z/CLR
(24ビット)
(24ビット)
読出
しレジスタ
(24ビット)
UD/AB1
DIR1
A/UP1
B/DN1
Z/CLR1
½相
弁別
cnt
clr
ai
アップダウン
カウンタ
(24ビット)
プリロード½レジスタ
(24ビット)
D[7:0]
cnt1
(
Z2024J99
)
ZENIC INC.
- 2 -
ＺＥＮ２０２４Ｆ
３．ピン名称と機½
ピン名称
EXTA0
EXTA1
番号
55
58
入出力
出力
機
½
コマンドにより設定されたデータを出力します。
モード０では、コンパレータＡの比較結果(EQAn)を出力します。
モード１では、コマンド設定により、コンパレータＡの比較結果
(EQAn)、コンパレータＡの比較結果とコンパレータＢの比較結果の
論理和(EQAn+EQBn)、またはEQAnの比較結果のホールドデータ
(INTEQAn)のいずれかを出力します。
動½の基準となるクロックを入力します。(単相クロック)
カウンタ、½相弁別部、コマンドレジスタ、ステータスレジスタを初
期化します。
本ＬＳＩを選択するための信号です。
操½の対象とするチャンネル(0 or 1)を選択します。
データバス上の情報の種類(コマンド or データ)を指定するのに½用
します。通常、ＣＰＵのアドレスバス(最下½)に接続します。
読み出しレジスタ、ステータスレジスタからの読み出しストローブ信
号です。
内部レジスタまたはアップダウン・カウンタへの書き込みストローブ
信号です。CHS,C/D,RD,WRの詳細は、"４−１．ＣＰＵインターフェイ
ス"の項を参照してください。
プリロードレジスタのデータ(24ビット)をアップダウン・カウンタへ
一括してロードします。この信号の立ち下がりエッジを検出して、ロ
ード動½を起動します。
アップダウン・カウンタのデータ(24ビット)を読み出しレジスタに一
括してラッチします。この信号の立ち下がりエッジを検出して、ラッ
チ動½を起動します。
CLK
RESET
CE
CHS
C/D
RD
WR
39
41
20
22
21
18
19
入力
入力
入力
入力
入力
入力
入力
LD0
LD1
31
34
入力
LT0
LT1
32
35
入力
D0
D1
D2
D3
D4
D5
D6
D7
EXTB0
EXTB1
3
4
5
6
9
10
11
12
54
57
入出力
８ビットの双方向データバスです。
入出力
コマンドにより、設定されたデータを入力ないし出力します。
モード０では、汎用入力端子Uとして設定されます。この端子に接続
している信号の値を、ステータスレジスタにてモニタすることが可½
となります。
モード１では、出力端子として設定されます。コマンドによりコンパ
レータＢの比較結果(EQBn)、異常入力ステータスAIのホールドデータ
(INTAIn)、またはEQBnのホールドデータ(INTEQBn)のいずれかを出力
します。EXTAn,EXTBnのモード１での詳細は、"５−４．コマンドレジ
スタ(モード１)"の項を参照してください。
(
Z2024J99
)
ZENIC INC.
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ＺＥＮ２０２４Ｆ
ピン名称
Z/CLR0
Z/CLR1
番号
49
52
入出力
入力
機
½
アップダウン・カウンタのクリア信号を入力します。
通常、ロータリー・エンコーダやリニア・スケール等のインデックス
(原点)信号を入力します。コマンド設定により、カウンタクリアの有
効／無効、および、有効回数を制御することができます。
2相パルス(B相)またはダウンパルスを入力します。
2相パルス(A相)またはアップパルスを入力します。
SELn0、SELn1、SELn2の３本の信号でカウンタ動½モード(単相および
2相パルス入力時)を決定するのに½用します。
詳細は、"４−３．カ
ウンタ動½モード"の項を参照してください。
B/DN0
B/DN1
A/UP0
A/UP1
SEL00
SEL01
SEL02
SEL10
SEL11
SEL12
DIR0
DIR1
48
51
47
50
24
25
26
27
28
29
33
36
入力
入力
入力
入力
内部カウンタのカウント方向を切り換えます。
本入力の切り替えは、カウントパルスが入力されていない状態でおこ
なう必要があります。もし、カウントパルスの入力中に切り替える
と、カウント値の信頼性は失われます。
標準動½はこの入力が"1"のときです。このとき、2相入力モードでは
CW回転入力(A相90゜½相進み)、アップダウンモードではUP 入力、
単相モードではB="1"かつAにパルス入力がある場合にカウントアップ
します。
UD/AB0
UD/AB1
Vss
43
44
2
8
17
30
38
40
46
59
7
13
23
42
53
1
37
45
56
60
14
15
16
入力
入力カウントパルスの種類を設定するのに½用します。
詳細は、"４−３．カウンタ動½モード"の項を参照してください。
０Ｖ
電源
Vdd
電源
＋５Ｖ
N.C.
未接続ピン
TEST0
TEST1
TESTAC
入力
テスト用端子ですので、通常½用時は＋５Ｖに固定してくださ
い。
注１) n はチャンネル(0∼1)を表します。
注２) N.C.以外の未½用の入力ピンはオープンにせず、必ず電源またはグランドに固定してください。
(
Z2024J99
)
ZENIC INC.
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ＺＥＮ２０２４Ｆ
４．動½説明
通常、
ZEN2024F
の動½はシステム½フトウェアにより制御されます。各種の機½を有効に実行させるため
に、外部入力端子およびコマンドによる動½設定を行う必要があります。なお、アップダウン・カウンタと
他のレジスタとのリードライトタイミングはチップ内部で同期化されていますので、カウンタの動½中でも、
データの読み出し・書き込み、コマンドの書き込み、ステータスの読み出し等の操½が行えます。また、各
チャンネルは完全に独立して各種設定が可½です。
４−１．ＣＰＵインターフェース
ＣＰＵとの基本的な インターフェイスは、外部入力端子CHS,C/D,CE,RD,WRの４信号により行います。具
½的な動½については下の表を参照下さい。
CE
1
0
0
0
0
0
0
0
0
注) * は任意
４−２．システムモード
ZEN2024F
には、下記の２種類のシステムモードが存在します。まず、初期設定としてコマンドでいずれ
かのシステムモードを選択する必要があります。次に、希望するカウント動½に合わせて、コマンド、カ
ウンタ値、各レジスタ値を設定します。
CHS
*
0
1
0
1
0
1
0
1
C/D
*
0
0
0
0
1
1
1
1
RD
*
0
0
1
1
0
0
1
1
WR
*
1
1
0
0
1
1
0
0
動
½
ディスエーブル(データバス : Hi-Z)
読み出しレジスタ・リード(ch.0)
読み出しレジスタ・リード(ch.1)
データ・ライト(ch.0)
データ・ライト(ch.1)
ステータスレジスタ・リード(ch.0)
ステータスレジスタ・リード(ch.1)
コマンド・ライト(ch.0)
コマンド・ライト(ch.1)
４−２−１．モード０
(コマンド:90H 実行以後またはシステムリセット時)
ZEN2001P
(弊社旧品種)と同一の½令セットとなります。
EXTBnは汎用入力端子Unとして設定されます。
1組の比較レジスタ・コンパレータが有効になります。
４−２−２．モード１
(コマンド:91H 実行以後)
モード０の上½互換となり、モード０の全ての½令セットが½用可½です。
EXTBnは出力端子に設定され、EXTAnとEXTBnはモード１固有の½令セットにより、
出力する信号を各種選択できます。
さらにモード１では、2組の比較レジスタ・コンパレータが有効になります。
(
Z2024J99
)
ZENIC INC.
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京公网安备 11010802033920号
EEWORLD
