64MB, 128MB, 256MB (x64, DR)
144-PIN SDRAM SODIMM
SMALL-OUTLINE
SDRAM MODULE
Features
• PC100- and PC133-compliant, 144-pin, small-
outline, dual in-line memory module (SODIMM)
• Utilizes 125 MHz and 133 MHz SDRAM
components
• Unbuffered
• 64MB (8 Meg x 64), 128MB (16 Meg x 64), and
256MB (32 Meg x 64)
• Single +3.3V power supply
• Fully synchronous; all signals registered on positive
edge of system clock
• Internal pipelined operation; column address can
be changed every clock cycle
• Internal SDRAM banks for hiding row access/
precharge
• Programmable burst lengths: 1, 2, 4, 8, or full page
• Auto Precharge and Auto Refresh Modes
• Self Refresh Mode: Standard and Low Power
• 64MB and 128MB: 64ms, 4,096-cycle (15.625µs)
refresh interval; 256MB: 64ms, 8,192-cycle
(7.8125µs) refresh interval
• LVTTL-compatible inputs and outputs
• Serial Presence-Detect (SPD)
• Gold edge contacts
MT8LSDT864(L)H(I) – 64MB
MT8LSDT1664(L)H(I) – 128MB
MT8LSDT3264(L)H(I) – 256MB
For the latest data sheet, please refer to the Micron
®
Web
site:
www.micron.com/products/modules
Figure 1: 144-Pin SODIMM (MO-190)
Standard 1.25in. (31.75mm)
Options
• Self Refresh Current
Standard
Low-Power
• Operating Temperature Range
Commercial (0°C to +70°C
)
Industrial (-40°C to +85°C)
• Package
144-pin SODIMM (standard)
144-pin SODIMM (lead-free)
• Memory Clock/CAS Latency
7.5ns (133 MHz)/CL = 2
7.5ns (133 MHz)/CL = 3
10ns (100 MHz)/CL = 2
NOTE:
Marking
None
L
1, 2
None
I
1, 2
G
Y
1
-13E
-133
-10E
Table 1:
Timing Parameters
CL = CAS (READ) latency
ACCESS TIME
MODULE
CLOCK
MARKING FREQUENCY CL = 2 CL = 3
-13E
-133
-10E
133 MHz
133 MHz
100 MHz
5.4ns
–
6ns
–
5.4ns
–
SETUP HOLD
TIME TIME
1.5ns
1.5ns
2ns
0.8ns
0.8ns
1ns
1. Contact Micron for product availability.
2. Low Power and Industrial Temperature options
not available concurrently; Industrial Tempera-
ture option available in -133 speed only.
Table 2:
Address Table
64MB
128MB
4K
4 (BA0, BA1)
128Mb (8 Meg x 16)
4K (A0–A11)
512 (A0–A8)
2 (S0#, S1#)
256MB
8K
4 (BA0, BA1)
256Mb (16 Meg x 16)
8K (A0–A12)
512 (A0–A8)
2 (S0#, S1#)
4K
4 (BA0, BA1)
64Mb (4 Meg x16)
4K (A0–A11)
256 (A0–A7)
2 (S0#, S1#)
Refresh Count
Device Banks
Device Configuration
Row Addressing
Column Addressing
Module Ranks
09005aef8077d63a
SD8C8_16_32x64HG.fm - Rev. C 6/04 EN
1
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PRODUCTS AND SPECIFICATIONS DISCUSSED HEREIN ARE SUBJECT TO CHANGE BY MICRON WITHOUT NOTICE.
64MB, 128MB, 256MB (x64, DR)
144-PIN SDRAM SODIMM
Table 6:
Pin Descriptions
SYMBOL
RAS#, CAS#,
WE#
CK0, CK1
TYPE
Input
DESCRIPTION
Pin numbers may not correlate with symbols; for more information refer to the Pin Assignment tables on page 3
PIN NUMBERS
65, 66, 67
Command Inputs: RAS#, CAS#, and WE# (along with S#) define the
command being entered.
61, 74
Input Clock: CK is driven by the system clock. All SDRAM input signals
are sampled on the positive edge of CK. CK also increments the
internal burst counter and controls the output registers.
62, 68
CKE0, CKE1
Input Clock Enable: CKE activates (HIGH) and deactivates (LOW) the CK
signal. Deactivating the clock provides PRECHARGE, POWER-
DOWN, and SELF REFRESH operation (all device banks idle),
ACTIVE POWER-DOWN (row ACTIVE in any device bank), or CLOCK
SUSPEND operation (burst access in progress). CKE is synchronous
except after the device enters power-down and self refresh
modes, where CKE becomes asynchronous until after exiting the
same mode. The input buffers, including CK, are disabled during
power-down and self refresh modes, providing low standby
power.
69, 71
S0#, S1#
Input Chip Select: S# enables (registered LOW) and disables (registered
HIGH) the command decoder. All commands are masked when S#
is registered HIGH. S# is considered part of the command code.
23, 24, 25, 26, 115, 116, 117, DQMB0–DQMB7 Input Input/Output Mask: DQMB is an input mask signal for write
118
accesses and an output enable signal for read accesses. Input data
is masked when DQMB is sampled HIGH during a WRITE cycle. The
output buffers are placed in a High-Z state (two-clock latency)
when DQMB is sampled HIGH during a READ cycle.
106, 110
BA0, BA1
Input Bank Address: BA0 and BA1 define to which device bank the
ACTIVE, READ, WRITE, or PRECHARGE command is being applied.
29, 30, 31,32, 33, 34,
A0–A11
Input Address Inputs: Provide the row address for ACTIVE commands,
70
(256MB),
103, 104, 105,
(64MB, 128MB)
and the column address and auto precharge bit (A10) for READ/
109, 111, 112
A0–A12
WRITE commands, to select one location out of the memory array
(256MB)
in the respective device bank. A10 sampled during a PRECHARGE
command determines whether the PRECHARGE applies to one
device bank (A10 LOW, device bank selected by BA0, BA1) or all
device banks (A10 HIGH). Address inputs also provide the op-code
during a MODE REGISTER SET command.
142
SCL
Input Serial Clock for Presence-Detect: SCL is used to synchronize the
presence-detect data transfer to and from the module.
141
SDA
Input/ Serial Presence-Detect Data: SDA is a bidirectional pin used to
Output transfer addresses and data into and out of the presence-detect
portion of the module.
3–10, 13–20, 37– 44, 47–54,
DQ0–DQ63
Input/ Data I/O: Data bus.
83– 90, 93–100, 121–128,
Output
131–138
Supply Power Supply: +3.3V ±0.3V.
11, 12, 27, 28, 45, 46, 63, 64,
V
DD
81, 82, 101, 102, 113, 114,
129, 130, 143, 144
Supply Ground.
1, 2, 21, 22, 35, 36, 55, 56,
V
SS
75, 76, 91, 92, 107, 108, 119,
120, 139, 140
70 (64MB, 128MB), 73
NC
–
Not Connected: These pins should be left unconnected.
57, 58, 59, 60, 72, 77, 78, 79,
DNU
–
Do Not Use: These pins are not connected on these modules, but
80
are assigned pins on other modules in this product family.
09005aef8077d63a
SD8C8_16_32x64HG.fm - Rev. C 6/04 EN
4
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144-PIN SDRAM SODIMM
Figure 3: Functional Block Diagram
S1#
S0#
DQMB0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQMB4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQML CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U2
DQ
DQMH
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQMH CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U6
DQ
DQML
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQMB6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQMB2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQMH CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U4
DQ
DQML
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQML CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U8
DQ
DQMH
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQMB5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQMB1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQMH CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U3
DQ
DQML
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
RAS#
CAS#
CKE0
CKE1
WE#
A0-A11 (64MB/128MB)
A0-A12 (256MB)
BA0-1
NOTE:
1. All resistor values are 10Ω unless otherwise specified.
2. Per industry standard, Micron modules use various component speed
grades as referenced in the module part numbering guide at:
www.micron.com/support/numbering.html.
DQMB7
DQML CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U7
DQ
DQMH
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
RAS#: SDRAMs
CAS#: SDRAMs
CKE: SDRAMs U2-U5
CKE: SDRAMs U6-U9
WE#: SDRAMs
A0-A11: SDRAMs
A0-A12: SDRAMs
BA0-1: SDRAMs
Standard modules use the following SDRAM devices:
MT48LC4M16A2TG(IT) (64MB); MT48LC8M16A2TG(IT) (128MB);
MT48LC16M16A2TG(IT) (256MB)
Lead-free modules use the following SDRAM devices:
MT48LC4M16A2P(IT) (64MB); MT48LC8M16A2P(IT) (128MB);
MT48LC16M16A2P(IT) (256MB)
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQMB3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQMH CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U5
DQ
DQML
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQML CS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U9
DQ
DQMH
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
SERIAL PD
SCL
WP
A0
U1
A1
SDA
A2
V
DD
V
SS
CK0
CK1
U2-U5
U6-U9
SDRAMs,
SPD
SDRAMs,
SPD
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5
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Microcontroller MCU
京公网安备 11010802033920号
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