MC74HCT541A
Octal 3-State Non-Inverting
Buffer/Line Driver/
Line Receiver With
LSTTL-Compatible Inputs
High−Performance Silicon−Gate CMOS
The MC74HCT541A is identical in pinout to the LS541. This
device may be used as a level converter for interfacing TTL or NMOS
outputs to high speed CMOS inputs.
The HCT541A is an octal non−inverting buffer/line driver/line
receiver designed to be used with 3−state memory address drivers,
clock drivers, and other bus−oriented systems. This device features
inputs and outputs on opposite sides of the package and two ANDed
active−low output enables.
Features
http://onsemi.com
MARKING
DIAGRAMS
20
PDIP−20
N SUFFIX
CASE 738
20
MC74HCT541AN
AWLYYWWG
1
20
20
1
SOIC−20
DW SUFFIX
CASE 751D
1
20
20
1
TSSOP−20
DT SUFFIX
CASE 948E
1
20
SOEIAJ−20
F SUFFIX
CASE 967
1
A
WL, L
YY, Y
WW, W
G or
G
HCT
541A
ALYWG
G
HCT541A
AWLYYWWG
1
•
•
•
•
•
•
•
•
Output Drive Capability: 15 LSTTL Loads
TTL/NMOS−Compatible Input Levels
Outputs Directly Interface to CMOS, NMOS and TTL
Operating Voltage Range: 4.5 to 5.5 V
Low Input Current: 1
mA
In Compliance With the JEDEC Standard No. 7 A Requirements
Chip Complexity: 134 FETs or 33.5 Equivalent Gates
These Devices are Pb−Free and are RoHS Compliant
LOGIC DIAGRAM
A1
A2
A3
A4
A5
A6
A7
A8
Output
Enables
OE1
OE2
2
3
4
5
6
7
8
9
1
19
PIN 20 = V
CC
PIN 10 = GND
18
17
16
15
14
13
12
11
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y8
20
1
74HCT541A
AWLYWWG
Data
Inputs
Non-Inverting
Outputs
= Assembly Location
= Wafer Lot
= Year
= Work Week
= Pb−Free Package
(Note: Microdot may be in either location)
ORDERING INFORMATION
See detailed ordering and shipping information in the package
dimensions section on page 5 of this data sheet.
©
Semiconductor Components Industries, LLC, 2011
June, 2011
−
Rev. 6
1
Publication Order Number:
MC74HCT541A/D
MC74HCT541A
PINOUT: 20−LEAD PACKAGES
V
CC
20
OE2
19
Y1
18
Y2
17
Y3
16
Y4
15
Y5
14
Y6
13
Y7
12
Y8
11
OE1
L
L
H
X
1
OE1
2
A1
3
A2
4
A3
5
A4
6
A5
7
A6
8
A7
9
A8
10
GND
FUNCTION TABLE
Inputs
OE2
L
L
X
H
A
L
H
X
X
Output Y
L
H
Z
Z
Z = High Impedance
X = Don’t Care
(Top View)
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
ÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
Î
Symbol
V
CC
V
in
I
in
V
out
I
out
P
D
Parameter
Value
Unit
V
V
V
DC Supply Voltage (Referenced to GND)
DC Input Voltage (Referenced to GND)
– 0.5 to + 7.0
– 0.5 to V
CC
+ 0.5
– 0.5 to V
CC
+ 0.5
±
20
±
35
±
75
750
500
DC Output Voltage (Referenced to GND)
DC Input Current, per Pin
mA
mA
mA
DC Output Current, per Pin
I
CC
DC Supply Current, V
CC
and GND Pins
Power Dissipation in Still Air
Plastic DIP†
SOIC Package†
mW
_C
_C
T
stg
T
L
Storage Temperature Range
– 65 to + 150
260
Lead Temperature, 1 mm from Case for 10 Seconds
Plastic DIP or SOIC Package
Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress
ratings only. Functional operation above the Recommended Operating Conditions is not implied.
Extended exposure to stresses above the Recommended Operating Conditions may affect device
reliability.
†Derating — Plastic DIP: – 10 mW/_C from 65_ to 125_C
SOIC Package: – 7 mW/_C from 65_ to 125_C
MAXIMUM RATINGS
This device contains protection
circuitry to guard against damage due
to high static voltages or electric
fields. However, precautions must be
taken to avoid applications of any
voltage higher than maximum rated
voltages to this high−impedance
circuit. For proper operation, V
in
and
V
out
should be constrained to the
range GND
v
(V
in
or V
out
)
v
V
CC
.
Unused inputs must always be tied
to an appropriate logic voltage level
(e.g., either GND or V
CC
). Unused
outputs must be left open.
RECOMMENDED OPERATING CONDITIONS
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î
Î
ÎÎ Î Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î
Î
ÎÎ Î Î
Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î
Î
Î Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î Î Î Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
Î Î
Î
Symbol
V
CC
Parameter
Min
4.5
0
Max
5.5
Unit
V
V
DC Supply Voltage (Referenced to GND)
DC Input Voltage, Output Voltage
(Referenced to GND)
V
in
, V
out
T
A
V
CC
Operating Temperature Range, All Package Types
Input Rise/Fall Time (Figure 1)
– 55
0
+ 125
500
_C
ns
t
r
, t
f
http://onsemi.com
2
MC74HCT541A
DC CHARACTERISTICS
(Voltages Referenced to GND)
Symbol
V
IH
V
IL
V
OH
Parameter
Minimum High−Level Input Voltage
Maximum Low−Level Input Voltage
Minimum High−Level Output Voltage
Condition
V
out
= 0.1V or V
CC
−
0.1V
|I
out
|
≤
20mA
V
out
= 0.1V or V
CC
−
0.1V
|I
out
|
≤
20mA
V
in
= V
IH
or V
IL
|I
out
|
≤
20mA
V
in
= V
IH
or V
IL
V
OL
Maximum Low−Level Output Voltage
V
in
= V
IH
or V
IL
|I
out
|
≤
20mA
V
in
= V
IH
or V
IL
I
in
I
OZ
Maximum Input Leakage Current
Maximum 3−State Leakage Current
V
in
= V
CC
or GND
Output in High Impedance State
V
in
= V
IL
or V
IH
V
out
= V
CC
or GND
V
in
= V
CC
or GND
I
out
= 0mA
V
in
= 2.4V, Any One Input
V
in
= V
CC
or GND, Other Inputs
I
out
= 0mA
|I
out
|
≤
6.0mA
|I
out
|
≤
6.0mA
V
CC
V
4.5
5.5
4.5
5.5
4.5
5.5
4.5
4.5
5.5
4.5
5.5
5.5
Guaranteed Limit
−55
to 25°C
2.0
2.0
0.8
0.8
4.4
5.4
3.98
0.1
0.1
0.26
±0.1
±0.5
≤85°C
2.0
2.0
0.8
0.8
4.4
5.4
3.84
0.1
0.1
0.33
±1.0
±5.0
≤125°C
2.0
2.0
0.8
0.8
4.4
5.4
3.70
0.1
0.1
0.40
±1.0
±10.0
mA
mA
V
Unit
V
V
V
I
CC
DI
CC
Maximum Quiescent Supply Current
(per Package)
Additional Quiescent Supply Current
5.5
4
≥
−55°C
40
160
mA
25 to 125°C
2.4
mA
5.5
2.9
1. Total Supply Current = I
CC
+
ΣDI
CC
.
AC CHARACTERISTICS
(V
CC
= 5.0V, C
L
= 50 pF, Input t
r
= t
f
= 6 ns)
Guaranteed Limit
Symbol
t
PLH
,
t
PHL
t
PLZ
,
t
PHZ
t
PZL
,
t
PZH
t
TLH
,
t
THL
C
in
C
out
Parameter
Maximum Propagation Delay, Input A to Output Y
(Figures 1 and 3)
Maximum Propagation Delay, Output Enable to Output Y
(Figures 2 and 4)
Maximum Propagation Delay, Output Enable to Output Y
(Figures 2 and 4)
Maximum Output Transition Time, Any Output
(Figures 1 and 3)
Maximum Input Capacitance
Maximum 3−State Output Capacitance (Output in High Impedance State)
−55
to 25°C
23
30
30
12
10
15
≤85°C
28
34
34
15
10
15
≤125°C
32
38
38
18
10
15
Unit
ns
ns
ns
ns
pF
pF
Typical @ 25°C, V
CC
= 5.0 V
C
PD
Power Dissipation Capacitance (Per Buffer)*
2
f
55
+ I
CC
V
CC
.
pF
* Used to determine the no−load dynamic power consumption: P
D
= C
PD
V
CC
http://onsemi.com
3
MC74HCT541A
SWITCHING WAVEFORMS
t
r
90%
INPUT A
t
PLH
90%
OUTPUT Y
t
TLH
1.3V
10%
1.3V
10%
t
f
3.0V
GND
t
PHL
t
THL
Figure 1.
3.0V
OE1 or OE2
1.3V
t
PZL
OUTPUT Y
1.3V
10%
t
PZH
OUTPUT Y
1.3V
HIGH
IMPEDANCE
t
PHZ
90%
V
OH
V
OL
t
PLZ
1.3V
GND
HIGH
IMPEDANCE
Figure 2.
TEST CIRCUITS
TEST
POINT
OUTPUT
DEVICE
UNDER
TEST
C
L
*
DEVICE
UNDER
TEST
OUTPUT
TEST
POINT
1kW
CONNECT TO V
CC
WHEN
TESTING t
PLZ
AND t
PZL
.
CONNECT TO GND WHEN
TESTING t
PHZ
and t
PZH
.
C
L
*
*Includes all probe and jig capacitance
*Includes all probe and jig capacitance
Figure 3.
Figure 4.
http://onsemi.com
4
MC74HCT541A
PIN DESCRIPTIONS
INPUTS
A1, A2, A3, A4, A5, A6, A7, A8 (PINS 2, 3, 4, 5, 6, 7, 8,
9)
— Data input pins. Data on these pins appear in
non−inverted form on the corresponding Y outputs, when
the outputs are enabled.
CONTROLS
outputs are enabled and the device functions as a
non−inverting buffer. When a high voltage is applied to
either input, the outputs assume the high impedance state.
OUTPUTS
OE1, OE2 (PINS 1, 19)
— Output enables (active−low).
When a low voltage is applied to both of these pins, the
Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8 (PINS 18, 17, 16, 15, 14,
13, 12, 11)
— Device outputs. Depending upon the state of
the output enable pins, these outputs are either
non−inverting outputs or high−impedance outputs.
LOGIC DETAIL
To 7 Other Buf
fers
One of Eight
Buffers
INPUT A
V
CC
OUTPUT Y
OE1
OE2
ORDERING INFORMATION
Device
MC74HCT541ANG
MC74HCT541ADWG
MC74HCT541ADWR2G
MC74HCT541ADTR2G
MC74HCT541AFG
MC74HCT541AFELG
Package
PDIP−20
(Pb−Free)
SOIC−20
(Pb−Free)
SOIC−20
(Pb−Free)
TSSOP−20*
SOEIAJ−20
(Pb−Free)
SOEIAJ−20
(Pb−Free)
Shipping
†
18 Units / Rail
38 Units / Rail
1000 / Tape & Reel
2500 / Tape & Reel
40 Units / Rail
2000 / Tape & Reel
†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging
Specifications Brochure, BRD8011/D.
*These packages are inherently Pb−Free.
http://onsemi.com
5
京公网安备 11010802033920号
EEWORLD
