UG12U6400M8SU
Solutions For A Real Time World
TM
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SYNCHRONOUS
DRAM MODULE
SPECIFICATIONS
1G Bytes (128M x 64 bits)
204Pin DDR3 SDRAM Unbuffered SODIMM
based on 8 pcs 128M x 8 DDR2 SDRAM 8K Refresh
FEATURES
•
Double-data-rate architecture; two data transfers per
clock cycle
• The high-speed data
transfer is realized by the 8 bits
prefetch pipelined
architecture
• Bi-directional differential data strobe (DQS and /DQS)
is transmitted/received with data for capturing data at
the receiver
•
DQS is edge-aligned with data for READs; center-
aligned with data for WRITEs
•
Differential clock inputs (CK and /CK)
•
DLL aligns DQ and DQS transitions with CK transitions
•
Commands entered on each positive CK edge; data
and data mask referenced to both edges of DQS
•
Data mask (DM) for write data
•
Posted /CAS by progrmmable additive latency for better
command and data bus efficiency
• On-Die-Termination (ODT) for better signal quality
—
Synchronous ODT
—
Dynamic ODT
—
Asynchronous ODT
• On-Die-Thermal Sensor (ODTS): Two trip-point method
•
Multi Purpose Register (MPR) for temperature read out
• ZQ calibration for DQ drive and ON-Die-Termination
•
Progrmmable Partial Array Self-Refresh (PASR)
•
/RESET pin for Power-up sequence and reset function
• Extended
Self-Refresh
—
External
Self-Refresh
—
Auto
Self-Refresh
U
N
IG
EN
• Density: 1GB
• Organization
– 128M x64 bits, Single Rank
•
Mountinh 8 pieces of 1G bits DDR3 SDRAM sealed in FBGA
•
Package:
204-pin, small-outlone memory module (SODIMM)
– Height: 30.0mm
•
Power supply
V
DD
= 1.5V ± 0.075V
•
V
DDSPD
= +3.0V to+3.6V
•
Fast data transfer rates: PC3-12800, PC3-10600, PC3-8500,
or PC3-6400
• Eight Internal banks for concurrent operations (components)
• Interface: SSTL_15
• Fixed burst length (BL) of 8 and burst chop (BC) of 4 (via
the mode register set [MRS])
•
CAS(READ) latency (CL): 5, 6, 7, 8, 9, 10 or 11
•
POSTED CAS ADDITIVE latency (AL): 0, CL - 1, CL - 2
•
Precharge: Auto precharge option for each burst access
• Refresh: Auto-refresh, self-refresh
• TC of 0°C to 95°C
– 64ms, 8,192 cycle refresh at 0°C to 85°C
– 32ms at 85°C to 95°C
• Operating case temperature range
– TC = 0°C to 95°C
C
O
N
FI
SPEED INFORMATION
Module Marking
-8AB
-8BB
CAS Latency
CL5
CL6
CL6
CL7
CL8
CL7
CL8
CL9
CL8
CL9
CL10
CL11
SPEED
2.5ns
2.5ns
1.875ns
1.875ns
1.875ns
1.5ns
1.5ns
1.5ns
1.25ns
1.25ns
1.25ns
1.25ns
800MHz
800MHz
1066MHz
1066MHz
1066MHz
1333MHz
1333MHz
1333MHz
1600MHz
1600MHz
1600MHz
1600MHz
PART IDENTIFICATION
PART NO.
UG12U6400M8SU
REF. CYCLE
8K
SDRAM
PACKAGE
FBGA
PLATING
Gold
REVISION HISTORY
Dec 22, 2009
Rev - A
Product Brief Released.
Re-Tek- 1547
support@unigen.com
http://www.unigen.com,
D
EN
-9AB
-9BB
-9CB
-AAB
-ABB
-ACB
-BAB
-BBB
-BCB
-BDB
1
TI
AL
45388 Warm Springs Blvd. Fremont, CA. 94539
TEL: (510) 668-2088
FAX: (510)661-2788
Customer Comment Line: 1-800-826-0808
UG12U6400M8SU
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TM
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FUNCTIONAL BLOCK DIAGRAM
S0#
DQS0#
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM CS# DQS DQS#
DQS4#
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM CS# DQS DQS#
U1
U3
DQS3#
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
V
SS
EN
C
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM CS# DQS DQS#
U2
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
O
DQS7#
DQS7
DM7
N
SDA
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
IG
DM CS# DQS DQS#
U8
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
N
U
V
SS
V
SS
BA[2:0]
A[14/13:0]
RAS#
CAS#
WE#
CKE0
ODT0
RESET#
BA[2:0] DDR3 SDRAM
A[14/13:0]: DDR3 SDRAM
RAS#: DDR3 SDRAM
CAS#: DDR3 SDRAM
WE#: DDR3 SDRAM
CKE0: DDR3 SDRAM
ODT0: DDR3 SDRAM
RESET#: DDR3 SDRAM
SCL
U5
Temperature
sensor/
SPD EEPROM
EVT A0 A1 A2
SA0 SA1 V
SS
EVENT#
FI
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQS2#
DQS2
DM2
V
SS
DQS6#
DQS6
DM6
V
SS
DM CS# DQS DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM CS# DQS DQS#
CK0
CK0#
CK1
CK1#
Clock, control, command, and address line terminat:
V
DDSPD
DDR3
SDRAM
V
DD
Temperature sensor/SPD EEPROM
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
CKE0, A[14/13:0],
RAS#, CAS#, WE#,
S0#, ODT0, BA[2:0]
V
TT
DDR3
SDRAM
V
TT
V
REF
CA
V
REF
DQ
CK
CK#
V
DD
V
SS
Notes:1.The ZQ ball on each DDR3 component is connected to an external 240 Ohm ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output driver.
Re-Tek- 1547
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http://www.unigen.com,
3
D
EN
U4
U6
DDR3 SDRAM x 8
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM CS# DQS DQS#
U9
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM CS# DQS DQS#
U7
TI
AL
45388 Warm Springs Blvd. Fremont, CA. 94539
TEL: (510) 668-2088
FAX: (510)661-2788
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DQS1#
DQS1
DM1
V
SS
DQS5#
DQS5
DM5
V
SS