82C836
CHIPSet
Single-Chip 386sx AT
Data Sheet
March 1993
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I
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Y
®
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1993, Chips and Technologies, Inc.
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Contents
Section 1
82C836 CHIPSet Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Architectural Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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1-2
Section 2
Pin Assignments
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Signal Pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-1
2-2
2-9
Section 3
Functional Description
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Reset Strap Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Battery Backup and Power-Up/Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Testability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Standby Power Management and Laptop Support . . . . . . . . . . . . . . . . . . . . . . . . . .
Operational Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3-1
3-1
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3-5
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Section 4
Clock/Bus Control
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
System Reset and Clock Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Bus Control Arbitration and Basic Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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4-1
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Section 5
System Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ROM/Shadow RAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SCATsx Memory Address Mapping Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SCATsx Memory Bank Utilization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Automatic Memory Configuration Detection . . . . . . . . . . . . . . . . . . . . . . . . . . .
Support for External Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Expanded/Extended Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Numeric Coprocessor Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Keyboard Controller Interface ----External 8042 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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5-1
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5-10
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5-14
5-16
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Chips and Technologies, Inc.
PRELIMINARY
Revision 3.0
v
s
Contents
82C836 CHIPSet Data Sheet
Section 6
Real Time Clock and Interval Timer Registers
. . . . . . . . . . . . . . . . . . . . . . . . .
Real Time Clock Interface ----MC146818 Compatible . . . . . . . . . . . . . . . . . . . . . .
Register Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Real Time Clock Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Control and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Update Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Programmable Interval Timer ----8254 Compatible . . . . . . . . . . . . . . . . . . . . . . . . .
Counter Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Programming the Counter Timer Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Read/Write Counter Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Latch Counter Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Read-Back Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Status Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Counter Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
GATE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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6-1
6-2
6-2
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6-13
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Section 7
Interrupt Controller
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Controller Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Interrupt Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
End-Of-Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Priority Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Fixed Priority Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Specific Rotation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Automatic Rotation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Programming the Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Initialization Command Words . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Operational Command Words . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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7-6
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Section 8
DMA Controller
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DMA Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Idle Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Program Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Active Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DMA Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Auto-Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DREQ Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Address Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Compressed Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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DMA Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Current Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Current Word Count Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Base Word Count Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Command Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Request Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Request Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Temporary Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Special Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8-9
8-9
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8-15
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Section 9
Address Maps
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
I/O Address Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9-1
9-1
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Section 10
Configuration Registers
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
EMS Page Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Section 11
System Timing Relationships
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CPU Access to AT-Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
-MEMCS16 and -IOCS16 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IOCHRDY and OWS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
-NA/-STCYC Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
-CAS Only DRAM Access by CPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Local DRAM Bank Switch (SRA Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Maximum Wait State Page Miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Cache Mode Write Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Early READY and LBA Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Coprocessor Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DMA Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DRQ/DACK Scanning in MRA Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Master Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DMA and Master Access to Local Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Refresh (HLDA and 14MHz-Based) . . . . . . . . . . . . . . . . . . . . . . . . . .
Hidden Refresh (PROCCLK-Based, No HLDA) . . . . . . . . . . . . . . . . . . . . . . . .
Standby Refresh (32KHz-Based) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Power Turn-On and System Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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11-20
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Revision 3.0
vii
京公网安备 11010802033920号
EEWORLD
